FPGA、Verilog 与 HLS 学习路径

导读

旧博客已经形成 FPGA 开发流程、RTL、Verilog 和 Vitis HLS 四组笔记。本页按从概念到实现优化的顺序组织这些内容。旧稿没有形成边缘 AI 部署正文，因此当前路径只覆盖能够由现有文章支持的 FPGA 部分。

现有正文

1. FPGA 架构与开发流程

FPGA 开发流程与验证分层从需求拆分进入功能仿真、综合、实现、时序分析和板级调试，适合用于建立完整流程框架。

2. RTL 与状态机入口

FPGA FIFO 与时钟域交叉说明同步与异步 FIFO 的用途、时钟域差异和验证边界，可与 Verilog 笔记配合阅读。

3. Verilog 语言基础

Verilog RTL 基础整理信号类型、组合与时序过程、赋值语义和模块接口。具体语法和综合结果仍应结合仿真器、综合器及权威手册复核。

4. PYNQ 与 Vitis HLS

Vitis HLS 性能优化记录按吞吐、延迟、资源和接口四项指标整理 pipeline、unroll、数组分区与 dataflow。阅读重点是用综合报告确认指令对结果的实际影响。

建议阅读顺序

1. 先用 FPGA 概览建立从设计到板级验证的流程。
2. 通过 Verilog 与 RTL 笔记理解模块、组合/时序逻辑、状态机和仿真。
3. 使用 testbench 与综合报告验证代码，而不是只记语法结论。
4. 最后进入 HLS，比较不同指令对延迟、启动间隔和资源的影响。

当前边界

• RTL 笔记目前只覆盖 FIFO 基础。
• Verilog 笔记中的规则需要通过工具和手册逐项复核。
• HLS 优化尚缺少统一工程、综合报告和前后对比数据。
• 旧博客没有足够的边缘 AI 部署正文；模型转换、推理后端和端到端性能应在有真实记录后另行补充。