Vitis HLS 性能优化记录

警告：工具版本提示 HLS pragma 的支持范围、报告字段和接口默认值会随工具版本变化。本文记录的是优化思路；实施前应以当前 Vitis HLS 文档、目标器件和综合报告为准。

优化前先定义度量

一次 HLS 优化至少同时观察以下四项：启动间隔（II）和吞吐、总延迟、LUT/FF/BRAM/URAM/DSP 资源、以及接口和时钟约束。只把 II 调成 1 而导致 BRAM 或 DSP 超出预算，并不是有效优化。

循环流水线与展开

pipeline 让不同迭代重叠执行；unroll 复制循环体以提高并行度。两者都要求足够的算力和存储端口。

for (int i = 0; i < N; ++i) {
#pragma HLS pipeline II=1
  out[i] = in[i] * gain;
}

若循环存在循环携带依赖、访存冲突或运算延迟，目标 II 可能无法达到。报告中的实际 II、循环依赖和存储端口争用比 pragma 本身更重要。

数组分区与重塑

数组分区增加可并行访问的存储块或寄存器，适合与展开后的并行访存配合；代价是更多资源和布线压力。数组重塑则改变每个存储字的位宽或组织方式，常用于让连续访问更适合 BRAM 端口。

选择前先画出一个周期内需要读取和写入的元素数。没有并行访问需求时，盲目完全分区会消耗大量寄存器或 BRAM，甚至使时序变差。

dataflow 与流式接口

dataflow 可让相对独立的函数或循环阶段并行执行，整体吞吐受最慢阶段限制。阶段之间的 FIFO 深度、背压和终止条件必须被验证：只提高某个较快阶段的并行度，通常不会提升系统吞吐。

把流水线拆分为读入、计算和写出阶段时，应确认每个阶段的生产/消费速率和数据包边界。对于无规律访问的中间数据，双缓冲可能比 FIFO 更合适；对于顺序流，FIFO 通常更直观。

验证顺序

1. 先以 C/C++ testbench 固定功能和边界条件。
2. 综合后核对实际 II、延迟、资源和接口协议。
3. 运行 C/RTL 协同仿真，确认生成 RTL 与参考模型一致。
4. 集成到系统后再检查时序收敛和真实吞吐。

更高层的验证职责划分见 FPGA 开发流程与验证分层。