FPGA 开发流程与验证分层

FPGA 的价值在于可将算法和接口映射为并行硬件，但“能综合”并不等于功能、时序和板级行为都正确。工程应把每一阶段要回答的问题分开记录。

先认识常用资源

• LUT：实现组合逻辑和小型逻辑函数。
• FF：由时钟驱动的存储单元，用于寄存和流水线。
• BRAM：片上块存储器，适合缓冲和较大数组。
• DSP：面向乘加等算术的专用资源。

资源使用、目标频率、吞吐和延迟相互制约。只报告 LUT 或时钟频率都不足以描述设计质量；应同时说明时序约束、数据宽度、吞吐目标和关键资源余量。

工程分层

阶段	要回答的问题	典型产物
需求与架构	接口、数据率、时钟域和错误边界是什么？	规格、时序预算、模块划分
RTL/HLS 设计	功能如何映射为硬件？	源码、接口定义、约束
功能仿真	给定输入是否得到预期输出？	testbench、波形、断言
综合与实现	资源和时序是否满足器件约束？	资源报告、时序报告、网表
上板验证	时钟、复位、I/O 和真实数据流是否正确？	调试记录、测量结果

HLS 中的 C 仿真、综合和 C/RTL 协同仿真分别验证算法行为、硬件结构预估与生成 RTL 的一致性；它们不能代替完整系统的时序约束检查和上板验证。

验证优先级

1. 先为接口和边界条件编写可重复的 testbench。
2. 综合后检查未约束时钟、关键路径、资源推断和告警。
3. 实现后以最差路径和实际约束判断是否收敛，不以单个“最高频率估计”替代。
4. 上板时先验证时钟、复位和简单回环，再接入完整数据通路。

跨时钟域的缓冲与 FIFO 原则见 FPGA FIFO 与时钟域交叉；RTL 语义见 Verilog RTL 基础。